Autor(es):
Silva, Luís Emanuel Moutinho da 
Data: 2010
Identificador Persistente: http://hdl.handle.net/10773/5023
Origem: RIA - Repositório Institucional da Universidade de Aveiro
Assunto(s): Engenharia electrónica; Sistemas em tempo real; Sistemas embebidos; Dispositivos lógicos programáveis; Redes de comunicação; Protocolos de redes; Ethernet (Redes de computadores)
Descrição
O interesse no uso da Ethernet como uma rede de comunicação para
sistemas industriais com propriedades de tempo-real tem vindo a crescer.
No entanto a Ethernet como defenida na norma IEEE 802.3 não assegura
o cumprimento de requisitos temporais exigentes. Apesar do uso de
redes segmentadas eliminar o indeterminismo causado pelo protocolo
CSMA/CD, os switches tradicionais possuem alguns inconvenientes que
afectam negativamente as suas capacidades de comunicação em tempo-real,
como por exemplo a ocorrência e possível overflow de filas nos seus
portos de saída.
Várias empresas e grupos de investigação começaram então a desenvolver
protocolos que tentam aproveitar algumas propriedades da tecnologia
Ethernet (elevada largura de banda, baixo custo) enquanto a tornam útil
para aplicações de tempo-real. Todavia as garantias oferecidas por estes
protocolos são estáticas, pouco flexíveis e não oferecem mecanismos de
gestão dinâmica de qualidade de serviço (QoS).
Surgiu então o projecto HaRTES (PTDC/EEA-ACR/73307/2006), financiado
pela Fundação para a Ciência e Tecnologia (FCT), que tem como
objectivo o desenvolvimento de um switch Ethernet com recurso à tecnologia
FPGA, capaz de fornecer serviços de comunicação tempo-real, com grande
flexibilidade, gestão dinâmica de recursos e utilização de largura de banda
eficiente.
O recurso a FPGAs provém da existência de várias funcionalidades do switch
que requerem uma elevada previsibilidade, determinismo e velocidade na sua
execução, sendo portanto preferíel a sua execução em hardware.
As FPGAs possuem também um conjunto interessante de vantagens
tais como a possibilidade de projecto de dispositivos com propriedades
específicas, uma grande flexibilidade e capacidade lógica, bem como custos
NRE (Nonrecurring engineering) baixos.
No entanto a plataforma de hardware utilizada no desenvolvimento do
switch HaRTES (NetFPGA), possuiu um número de portos Ethernet
reduzido. Contudo existe a possibilidade de ligar várias plataformas através
de ligações série multi-gigabit entre as suas FPGAs.
O presente trabalho propõe o desenvolvimento de uma ligação de alta
velocidade entre FPGAs, para permitir a integração de diversas plataformas
NetFPGA como um único componente lógico com propriedades de tempo
real, permitindo aumentar o número de portos existentes no switch
HaRTES. Esta ligação tería obviamente de suportar um protocolo de
comunicações tempo real bem como possuir latências e jitter reduzidos
de modo a não prejudicar a qualidade temporal do projecto.
Os testes realizados à ligação desenvolvida mostram valores baixos de
latência e jitter, e uma gestão do tráfego dos portos homogénea, tal
como desejado. Após a sua integração no projecto, testes comparativos
mostraram que o uso da ligação multi-gigabit para transferir pacotes entre
portos de diferentes NetFPGAs resulta num aumento de latência (de 5
ms para 7ms aproximadamente), consequência esperada pois os pacotes
são processados por um maior número de lógica. Todavia a utilização da
ligação permitiu a redução do valor médio de jitter de 0,92 ms para 0,28
ms aproximadamente. The interest in using Ethernet as a communication network for industrial
systems with real-time properties has been growing; however Ethernet as
defined in IEEE 802.3 does not ensure compliance with strict timeliness
requirements. Although the use of segmented networks eliminates the
non-determinism caused by the CSMA/CD protocol, traditional switches
have some drawbacks that affect negatively their real-time communication
capabilities, such as the occurrence and possible over
ow of queues in the
output ports.
Several companies and research groups began to develop protocols to take
advantage of some properties of Ethernet technology (high-bandwidth, low
cost) while they make it useful for real-time applications. Yet the guarantees
offered by these protocols are static, infl
exible and offer no dynamic quality
of service (QoS) mechanisms.
The HaRTES project (PTDC/EEA-ACR/73307/2006), financed by the
Foundation for Science and Technology (FCT), aims to develop an
Ethernet switch using the FPGA technology, capable of providing real-time
communication services with great
flexibility, resources management and
efficient use of bandwidth.
The use of FPGAs comes from the existence of several features in the switch
that require a high predictability, determinism and speed in their execution
thus being preferable to execute them in hardware. Also FPGAs have an
interesting range of advantages such as the ability to design devices with
specific properties, a tremendous fl
exibility and large logic capacity as well
as low nonrecurring engineering (NRE) costs.
However the hardware platform used in developing the switch HaRTES
(NetFPGA) has a small number of Ethernet ports. There is however the
possibility of linking multiple platforms through multi-gigabit serial links
between their FPGAs.
This paper proposes the development of a high-speed link between FPGAs,
to enable the integration of several NetFPGAs as a single logical component
with real-time properties, allowing the increase of the number of ports on the
switch HaRTES. This link will obviously support a real-time communication
protocol featuring low latency and jitter so it won't impair the quality of
time behavior of the real-time switch.
Initial link tests show low levels of latency and jitter and homogeneous traffic
management, as desired. However after its integration into the project
HaRTES comparative tests showed that the use of the link for transferring
packets between ports of different NetFPGAs has an increase effect on the
latency (from 5 ms to 7 ms approximately), a result that was expected given
the increase in logic which by packets must be prosecuted. However the use
of this link provided a reduction in global jitter from 0,92 ms to 0,28 ms Mestrado em Engenharia Electrónica e Telecomunicações
