Using High-level Languages for Hardware Modeling and Implementation

• Author(s): Nelson Ferreira ; Filipe Teixeira ; Nuno Lau ; Arnaldo Oliveira ; Orlando Moreira
• Date: 2011
• Origin: Electrónica e Telecomunicações
• Subject(s): System Specification; Hardware Design Flow; modeling; Synthesis; VHDL; SystemC; FPGA Prototyping; UART Design; System Specification; Hardware Design Flow; modeling; Synthesis; VHDL; SystemC; FPGA Prototyping; UART Design
• Document Type: Article
• Language: English

Description

This paper describes the use of highilevellanguages in hardware modeling and implementation.The purpose of the article is to describea methodology that can be used in the design of anew system. First we will describe the main phasesof hardware design flow, namely: modeling, validation,synthesis, implementation, prototyping andtesting. We will also give a brief overview of somehigh-level languages. Afterwards, we will proposea methodology, where a new system is designedusing successively a subset of C++. SystemC andVHDL using some guidelines to provide a smoothtransition between languages and levels of abstraction.We will present a case study where an UARThas been designed using this methodology. We willreport the advantages and disadvantages of eachlanguage. This methodology provided a clear refinement flow from a functional sequential modelto a RTL synthesizable model, although it createdsome consistency problems. The UART was implementedtogether with a MIPS32 processor withina FPGA for prototyping and testing purposes. Este artigo descreve a utilização de linguagens de alto nível na modelação e implementação de hardware. O objectivo deste artigo é apresentar uma metodologia que pode ser usada noprojecto de novos modelos de sistemas. Primeiro iremos descrever as principais Fases no fluxo de projecto de hardware, nomeadamente: modelação, validação, síntese. implementação, prototipagem e teste. TarnbBm iremos apresentar uma brcvc descrição de algumas linguagem de alto nivel. Posteriormente, iremos propor uma metodologia usandoalgumas regras que permitem obter uma transição suave entre diferentes linguagens e niveis de abstracção, quando um sistema é modelado usando sequencialmente um subconjunto das linguagens C++. SystemC e VHDL nas diferentes fases do projecto.Será apresentado um case study do projecto de uma UART utilizando a metodologia proposta.Iremos expor as vantagens e desvantagens de cada linguagem. Esta metodologia permitiu obter uma passagem suave do modelo funcional até ao modeloRTL sintetizável, no entanto criou alguns problemas de inconsistência. A UART foi implementada para teste e propotipagem conjuntamente com um processador MIPS32.